Desde la invención en 1960 del transistor de efecto de campo metal-óxido-semiconductor (MOSFET por sus siglas en inglés), la industria de semiconductores no ha cesado en la creación de nuevas invenciones para reducir las dimensiones de los transistores de la escala micrométrica (< 10-μm) a las dimensiones actuales de 7-14-nm, o incluso para la creación del nuevo nódulo tecnológico de 5-nm, cuya fabricación está prevista para 2020-2021, con el objetivo de fabricar dispositivos más fiables y circuitos más avanzados, con miles de millones de transistores por chip. Con todos los beneficios que aporta el escalado aplicado a las dimensiones de los transistores en cuanto a potencia, área y rendimiento, el hecho de aproximarse a la escala atómica acarrea el aumento de variaciones en el rendimiento intrínseco de los transistores, por lo que la fiabilidad de los dispositivos y circuitos fabricados puede verse seriamente comprometida. De esta forma, las variaciones en los parámetros de transistores fabricados, como la tensión umbral o la movilidad, así como su degradación a lo largo del tiempo, han pasado a ser un motivo de preocupación en el diseño de circuitos integrados con dispositivos nanométricos. Además, el aumento significativo en las corrientes de fuga en los transistores debidas al escalado del aislante de puerta, ha favorecido la utilización de nuevos y más complejos dieléctricos de puerta para incrementar la fiabilidad de los dispositivos, como el oxinitruro de silicio (SiON) o los aislantes de puerta de metal (HKMG). Asimismo, también han surgido dispositivos con nuevas geometrías tales como los FinFETs, FDSOI o MuGFETs para continuar con el escalado y poder tener mejor control de los efectos de canal corto. La variabilidad en los parámetros de los transistores, estocástica por naturaleza, debe ser caracterizada de forma masiva para poder capturar aquellas variaciones con un muestreo estadístico representativo. Las fuentes de variabilidad están divididas en dos grupos: primero, la variabilidad a tiempo cero, que tiene lugar durante el proceso de fabricación y que consiste en un cambio permanente (ya sea aleatorio o sistemático) en los parámetros del dispositivo; y segundo, la variabilidad dependiente del tiempo, que tiene lugar a lo largo del tiempo cuando los dispositivos o circuitos funcionan en condiciones nominales. Esta incluye efectos transitorios como el Random Telegraph Noise, mecanismos de degradación o envejecimiento, como el Hot Carrier Injection, Bias Temperature Instability, Time Dependent Dielectric Breakdown, Stress Induced Leakage Currents, etc., pueden derivar en una degradación progresiva o en un fallo permanente. Con el objetivo de reducir o mitigar los efectos de la variabilidad, se requieren nuevas técnicas de diseño de circuitos que tengan en cuenta el impacto combinado de la variabilidad de proceso, junto con la variabilidad dependiente del tiempo en nodos tecnológicos avanzados. Dichas técnicas emplean precisos modelos compactos basados en la caracterización estadística de dispositivos individuales. En este sentido, proporcionar una caracterización estadísticamente precisa de los efectos de la variabilidad en tecnologías CMOS modernas, ha resultado ser clave para lograr circuitos integrados verdaderamente fiables. En este sentido, esta tesis pretende contribuir a la caracterización masiva y a la estimación precisa del tiempo de vida de tecnologías nanométricas CMOS mediante el análisis exhaustivo de datos estadísticos. Para poder llevarlo a cabo, todos los inconvenientes relacionados con las técnicas convencionales de caracterización en serie basadas en obleas de silicio más comunes, que exigen meses o incluso años de caracterización ininterrumpida de dispositivos, se han solventado gracias al nuevo diseño de un circuito integrado versátil basado en una estructura matricial de transistores MOSFET, junto con el diseño de un sistema de caracterización totalmente automatizado dedicado a la caracterización estadística de transistores MOSFET en circuitos integrados.
